- D-MatrixはAIトレーニングから推論向けハードウェアの革新へと焦点をシフト
- CorsairはLPDDR5とSRAMを活用し、HBMへの依存を削減
- Pavehawkは積層DRAMとロジックを組み合わせ、低遅延を実現
SandiskとSK Hynixは最近、「High Bandwidth Flash」の開発契約を締結しました。これはNANDベースのHBMの代替技術であり、AIアクセラレータに大容量かつ不揮発性のストレージをもたらすことを目的としています。
D-Matrixは現在、AIワークロードの高速化競争において、高帯域幅メモリ（HBM）に挑戦する存在として自らを位置付けています。
業界の多くがHBMを使ったモデルのトレーニングに注力する中、この企業はAI推論に焦点を当てる道を選びました。
メモリウォールへの異なるアプローチ
同社の現行設計「D-Matrix Corsair」は、256GBのLPDDR5と2GBのSRAMを備えたチップレットベースのアーキテクチャを採用しています。
より高価なメモリ技術を追い求めるのではなく、アクセラレーションエンジンとDRAMを同一パッケージ化し、演算とメモリ間の結びつきを強化するというアイデアです。
この技術は「D-Matrix Pavehawk」と呼ばれ、3DIMCを搭載して登場予定です。これはAI推論向けにHBM4に匹敵する10倍の帯域幅とエネルギー効率（スタックあたり）を実現すると期待されています。
TSMCのN5ロジックダイ上に構築され、3D積層DRAMと組み合わせることで、従来のレイアウトよりも演算とメモリを大幅に近づけることを目指しています。
データ転送のボトルネックの一部を排除することで、D-Matrixは遅延と消費電力の両方を削減できると示唆しています。
同社の技術ロードマップを見ると、D-Matrixはロジックシリコンの上に複数のDRAMダイを積層し、帯域幅と容量をさらに高めることに注力しているようです。
同社は、この積層アプローチにより、データ移動の消費エネルギーを抑えつつ、性能を桁違いに向上できると主張しています。
メモリインターフェースのスケーリング限界に直面する業界にとって、この提案は野心的ですが、まだ実証はされていません。
なお、推論アクセラレータ周辺のメモリ革新自体は新しいものではありません。
他社も、コントローラー内蔵設計やCXLのようなインターコネクト規格を用いた密結合型のメモリ・演算ソリューションを模索しています。
しかしD-Matrixは、コスト・消費電力・性能のバランスを再構築するためにカスタムシリコンを統合し、さらに踏み込んだ取り組みを試みています。
こうした開発の背景には、HBMを巡るコストと供給の課題が根強く存在します。
Nvidiaのような大手は最高グレードのHBMを確保できますが、中小企業やデータセンターは低速なモジュールで妥協せざるを得ないことが多いのが現状です。
この格差は、最速メモリへのアクセスが競争力を左右する不均衡な状況を生み出しています。
もしD-Matrixが本当に低コストかつ大容量の代替案を実現できれば、データセンターレベルで推論をスケールさせる上での大きな課題を解決することになります。
「10倍の高性能」や「10倍のエネルギー効率」といった主張はあるものの、D-Matrixはまだ「数年にわたる旅路」の始まりに過ぎません。
これまでにも多くの企業が「メモリウォール」問題に挑みましたが、実際に市場を変革できた例はごくわずかです。
AIツールの台頭や、あらゆるLLMへの依存が、スケーラブルな推論ハードウェアの重要性を示しています。
しかし、PavehawkやCorsairが広く普及する代替技術へと成長するのか、それとも実験的な存在にとどまるのかは、今後の動向を見守る必要があります。
Via Serve The Home
